How to terminate unused ports of modules in the port binding? SystemCモデルの接続において、Verilog HDLのように 未使用端子を簡単に処理出来ません。 VHDLのように何かしらを接続する必要があります。 つまり、以下のようなコードになります。 #includ…

[C++] 乱数生成のアンチパターン 極端な一様乱数ジェネレーターを作る 上記のブログ見てこんなのあるんだなーって思って書いてみた。 あとせっかくなので、clang 3.3で... #include <iostream> #include <random> int main() { std::default_random_engine engine ; std::unifo</random></iostream>…

LLVM Debian/Ubuntu nightly packages おかげで楽にインストール出来ました。 $> sudo vim /etc/apt/sources.list.d/llvm.list deb http://llvm.org/apt/precise/ llvm-toolchain-precise main deb-src http://llvm.org/apt/precise/ llvm-toolchain-precise…

例えば、SystemCモデルコンパイラ時に「-DDEBUG_SYSTEMC」をつけると Info: (I804) /IEEE_Std_1666/deprecated: sc_signal::addtrace() is deprecated のようなメッセージが表示されます。 このメッセージは毎回表示されるので、出力画面がいっぱいになりま…

※本内容はシミュレータによって変わる場合があるかもしれません。 きっかけはこちらの記事になります。 SystemVerilog 2009 macro `FILE ? absolute or relative path? こちらの記事のほうでは Questaシミュレータを使用した場合のようです。 私の方は Model…

この記事は Vim Advent Calendar 2012 の 130日目の記事になります。 129日目は @tyruさんの balloon-evalを使ってマウス位置を取得 でした。 いつまで続くのかドキドキですね。Vimmerにクリスマスはくるのか！？ では、今回の記事はこちらになります。 ウロ…

bit幅に「-(マイナス)」値を使った書き方ができるとは。。。 私自身書いたことがなかったので、試しに書いてみました。 サンプルコード module testbench; int tmp[-2:5]; int data; initial begin for(int i=-2; i<5; i++) begin tmp[i] = data + 1; data++…