2013-04-05から1日間の記事一覧

SystemVerilog:配列/bit幅に「-」値指定

bit幅に「-(マイナス)」値を使った書き方ができるとは。。。 私自身書いたことがなかったので、試しに書いてみました。 サンプルコード module testbench; int tmp[-2:5]; int data; initial begin for(int i=-2; i<5; i++) begin tmp[i] = data + 1; data++…