誰得？SystemCラッパー作成

HDL(Verilog-HDLやVHDL)に対して、SystemCラッパーを作成する方法です。
ラッパーを作成することで、シミュレータでSystemCとHDLとの
Co-Simulationが出来るようになります。

Cadence

• Verilog-HDL

$> ncvlog ファイル名
$> ncshell -import verilog -into systemc モジュール名

• VHDL

$> ncvhdl ファイル名
$> ncshell -import vhdl -into systemc モジュール名

Mentor

% scgenmod モジュール名

※ Verilog-HDL, VHDL両方とも同じコマンド

Synopsys

% vlogan -sysc  -sc_model  -sc_portmap 

※ VHDLの場合はコマンドが vhdlan とのこと