SystemVerilog:bitスライスと初期値代入
problem about variable part select in SystemVerilog
確かに、こういう風に書きたいと思った時もありますね。
addr[8-:idx_bits] = {idx_bits{1'b1}};
☆ここでのポイント
addr[ const_or_var : const ] = { const { const_or_var } };
- ビットスライス右側の部分は定数
addr[ const_or_var [+/-]: const ]
- 初期値宣言の範囲は定数
= { const { const_or_var } };