Verilog-HDL

SystemVerilog:配列/bit幅に「-」値指定

bit幅に「-(マイナス)」値を使った書き方ができるとは。。。 私自身書いたことがなかったので、試しに書いてみました。 サンプルコード module testbench; int tmp[-2:5]; int data; initial begin for(int i=-2; i<5; i++) begin tmp[i] = data + 1; data++…

誰得?SystemCラッパー作成

HDL(Verilog-HDLやVHDL)に対して、SystemCラッパーを作成する方法です。 ラッパーを作成することで、シミュレータでSystemCとHDLとの Co-Simulationが出来るようになります。 Cadence Verilog-HDL $> ncvlog ファイル名 $> ncshell -import verilog -into sy…